1. 功能
使用Verilog实现多级流水MIPS处理器并配有分支预测器，实现主频约400MHz。之后使用MyHDL(based on Python)编写单周期MIPS处理器实现。
2. 本人任务
该项目由本人独立完成。声明：本文仅代表作者观点，不代表本站立场。如果侵犯到您的合法权益，请联系我们删除侵权资源！如果遇到资源链接失效，请您通过评论或工单的方式通知管理员。未经允许，不得转载，本站所有资源文章禁止商业使用运营!
下载安装【程序员客栈】APP
实时对接需求、及时收发消息、丰富的开放项目需求、随时随地查看项目状态
评论