可编程逻辑模块（PLB ）是 FPGA 芯片的基本单元， FPGA芯片的主要部分是由 PLB 和相对较少的其他模块（如 IP ）组成的阵列。 PLB 除了可以实现基本的组合逻辑查找表和时序逻辑功能外，还提供了专用的快速进位链，以执行快速算术加法和减法。实现更宽比特位算术逻辑。上述宽比位算术逻辑，组成了一个逻辑进位链 Macro ，在芯片自动化设计流程的后端布局时，需要连续占用纵向相邻的若干个 SLICE 。解析式方法是目前工业界常用的集成电路布局方法之一。在采用解析式方法进行全局布局后，器件布局相互之间有可能存在着重叠 布局结果是不合法的。 因此 需要设计一个布局合法化算法，在合理的运行时间里，根据全局布局返回的初始布局 位 置将包括快速进位链 Macro 在 内的所有器件的布局合法化，同时尽可能保持全局布局的结果质量。

该项目设计了Sola算法实现布局合法化自动程序，在尽可能小的时间开销和甲方提供的程序质量度量值中实现布局合法化，其中主要包括了多列选择放置策略、单列最小化代价选择策略和代价再优化策略。